高速データコンバーターや 5G 無線設計では、周波数ソースが隠れたボトルネックになることがよくあります。データ伝送速度が上昇し、5G がより高い帯域に移行するにつれて、パフォーマンス要件を満たすことがより困難になります。要件リストは増え続けており、その方向性はパフォーマンス目標と矛盾することがよくあります。
建物の基礎と同様、周波数源が変化すると、その上に構築されたすべてのものに影響が及びます。クロックまたはローカル電圧制御発振器 (VCO) がその基盤であり、他の部品がどれほど適切に設計されていたとしても、その不安定性はシステム全体に伝播します。
各周波数シンセサイザの中核はフェーズ ロック ループ (以下、PLL と呼びます) です。 PLL は、出力周波数を正確な基準にロックし、一定に保持するメカニズムです。安定した制御可能な周波数源とドリフト発振器を区別します。
無線機、レーダー、フェーズド アレイ、マルチバンド テスト機器、ワイヤレス インフラストラクチャなどの最新のアプリケーションでは、干渉を回避したり、マルチチャネルをサポートしたり、電子的にビーム変調を実行したりするために、異なる周波数間を継続的にホッピングする必要があります。システムが周波数を変更するたびに、その PLL を再ロックする必要があります。これ以前は、信号が不安定で基本的に使用できませんでした。再ロック時間は製品全体の応答速度に直接影響します。
データ コンバータは、入力信号を正確な一定の間隔 (通常は 1 秒あたり数百万回) で測定することによって機能します。時計は各測定の時間を決定します。クロック内のタイミングの不確実性 (ジッターとも呼ばれます) は、測定が間違った時間に行われることを意味し、エラーが発生し、出力にノイズとして表示されます。信号が速いほど、影響は大きくなります。
5G 無線でも、同じ問題がさまざまな形で発生します。局部発振器は、無線信号を正しい周波数に正確に配置します。クロック ソースの位相ノイズはサンプリング ジッターに変換され、コンバータの SNR を直接制限し、最終的にエラー ベクトル振幅 (EVM) などのシステム レベルの指標に影響を与えます。
どちらの場合も結果は同じです。周波数源の不確実性により、下流で修正できない誤差が生じます。優れた動的性能を備えたコンバータは、それを駆動するクロックが同等の精度である場合にのみ、目標の性能指数を達成できます。
実際、シンセサイザの位相ノイズによって、クロック信号にどの程度のタイミング不確実性が蓄積されるかが決まります (RMS ジッタで表され、これらのタイミング エラーの平均サイズを表す単一の値です)。したがって、信号がデジタル化される前にコンバータのノイズと歪みの量がどのくらい消費されるかが決まります。
設計上の考慮事項
高速データコンバーターと 5G アプリケーションを設計するときは、パフォーマンスに影響を与える可能性のあるさまざまなトレードオフを考慮する必要があります。
位相ノイズは、他の点でどれほど優れているかに関係なく、バックグラウンド ノイズを決定し、ダイナミック レンジの上限を設定して、達成できる最高の信号解像度を決定します。 5G 無線では、受信機で変調方式をデコードできるかどうかを判断します。
周波数範囲によって柔軟性が決まります。外部周波数の 2 倍化または分割を行わずにターゲット周波数帯域をカバーできるシンセサイザーは、設計を簡素化し、コンポーネントの数を減らし、これらの追加のカスケードによって生じるノイズと複雑さを排除できます。
ロック時間は、システムがどのくらい早くチャネルを切り替えたり、動的条件に応答したりできるかを決定します。これは、周波数ホッピングやビームステアリングのアプリケーションに不可欠です。
PLL は、出力をリファレンスと継続的に比較して修正することで、出力を周波数にロックします。この補正プロセスはフィードバック ループによって制御されます。フィードバック ループは、出力を使用できるようになる前にエラーを検出し、応答し、安定させる必要があるため、他のフィードバック ループと同様、安定するまでに時間がかかります。
従来の設計では、PLL の応答速度を決定するループ帯域幅も位相ノイズ性能に直接影響します。ロックを高速化するためにループを拡張すると、位相ノイズが悪化します。位相ノイズを改善するためにループを縮小すると、ロック時間に悪影響を及ぼす可能性があります。この基本的なトレードオフは、設計者がアプリケーションにとってどちらがより重要かを選択し、その選択の結果に耐えなければならないことを意味します。
最新世代の統合型フラクショナル N 分割周波数シンセサイザーは、これらのトレードオフを直接解決します。初期のソリューションでは、設計者は位相ノイズ性能と統合のどちらかを選択する必要がありましたが、新しいデバイスは、超低位相ノイズ、広い周波数カバレッジ、高速ロック時間、コンパクトなパッケージングを組み合わせ、以前は複数のディスクリートコンポーネントが必要だった部品を単一のソリューションに統合しました。
データ コンバータのクロックの場合、これは、周波数ソースのバックグラウンド ノイズがシステムのダイナミック レンジの制約ではなくなることを意味します。 5G 無線設計の場合、これは、要求の厳しい誤差ベクトル振幅目標の達成が、周波数源問題を中心に設計しなければならない問題ではなく、解決された周波数源問題になることを意味します。
最新の RF システムは通常、フラクショナル N 分割 PLL シンセサイザーを使用してサンプリング クロックと局部発振器を生成します。これらのアーキテクチャでは非常に細かい周波数分解能が可能ですが、分周比の変調により定量的ノイズと部分的スプリアスが発生し、全体の位相ノイズ曲線に影響を与えます。アンプやフィルターによって生成されるノイズは信号に影響を与えますが、周波数源によって生成されるノイズは基準を破壊し、基準が不十分であると基準に依存するすべてのモジュールを破壊します。
オンチップ VCO により回路基板設計が簡素化
広帯域周波数合成は従来、ディスクリート コンポーネント (外部 VCO、PLL、バッファなど) を使用した信号チェーンの組み立てと、それに伴うレイアウトの困難を意味していました。 Analog Devices, Inc. (ADI) は、VCO をチップ ソリューションに統合し、シグナル チェーン全体を 1 つのデバイスに統合し、5G 無線および高速データ コンバータの設計に必要な位相ノイズとジッターの性能を犠牲にすることなく、周波数ホッピングの高速キャリブレーション機能を提供することにより、回路基板の設計を簡素化します。
周波数の切り替えは一度に行われるわけではありません。 PLL が新しい周波数に切り替えるコマンドを受信すると、出力を使用可能な周波数に変更する前に 3 つの異なる段階を通過する必要があります。最初に、スイッチコマンドを受け取ります。次に、必要な周波数を生成するための適切な設定を内部で検索します。この検索フェーズは最も遅い部分であり、最新のブロードバンド デバイスでは通常 100 ～ 250 マイクロ秒かかります。最後に、出力が十分にクリーンで利用可能であることを保証するために安定します。
ADIのADF4382シリーズは、遅い中間リンクの問題を直接解決します。高速キャリブレーションのために、周波数切り替えが要求されるたびに再検索する必要はありませんが、代わりに、32 の周波数範囲の既知の点について事前に計算された設定を含むオンチップのルックアップ テーブルを使用します。新しい周波数が必要な場合、最も近い 2 つのストレージ ポイントを見つけてそれらの間を補間するため、正しい設定がほぼ即座に利用可能になります。このようにして、合計ロック時間を 10 マイクロ秒以内 (最小 2 マイクロ秒) に短縮できます。